在IEEE Micro期刊2015年7月刊登的《通过异构计算实现百亿亿次计算能力》一文中[1]，美国超微半导体公司（AMD）的研究人员谈到了该公司的百亿亿次计算发展战略，拟在提供硬件与软件支持的同时将百亿亿次计算技术作为一种基于“百亿亿次节点”（由集成CPU和GPU组成）的异构方法，以支持百亿亿次计算在现实环境中的应用表现。这篇文章还讨论了开发异构百亿亿次级计算机所存在的困难以及AMD正在如何攻克这些困难。

AMD人员指出，要达到新的性能指标，其中一项必要的改进之处在于百亿亿次级系统应可跨10万个节点，这就要求每个节点能够在实际应用中实现至少10万亿次浮点运算。目前最高效的GPU能达到的峰值性能约为3万亿次双精度浮点运算。AMD人员提出，可通过整合各方力量打造这样一个强大的系统，但目前的技术水平、存储器和节间通信带宽无法满足需求。其他主要挑战包括将每个系统的功率严格限制在数十兆瓦以内，并且必须具有更好的弹性和可靠性，从而保持机器运行。

为实现上述总体目标，AMD拟采用异构架构。AMD设计的百亿亿次级计算机中的每个节点由一个集成了高通量通用图形处理器（GPGPU）的高性能的加速处理装置（APU）和一个高性能的多核CPU组成。GPU为百亿亿次级计算提供了所需的高通量，而CPU内核可处理难以并行化的代码段并支持遗留应用程序。

AMD公司设计的系统还采用了异构存储结构，由片叠式动态随机存取存储器（DRAM）与大容量非易失性存储器（NVM）组合而成，从而实现高带宽、低能耗和充足的总存储容量。系统的计算部件和存储器还可通过一条高带宽、费用低的网络接口控制器与其他系统节点连接。

AMD将采用分级式存储器组织结构解决带宽与容量之间的矛盾。一级DRAM将提供高带宽和低单位比特能耗的存储器访问，并为NVM层提供存储缓冲，二级存储器的作用是满足各个节点的容量需求，从而使费用和能耗低于DRAM。对于存储容量需求更高的系统，可为节点添加闪盘、电阻式存储器等三级存储类存储器。

文章表示AMD计划在2016-2017年期间实现HPC系统与工作站的数万亿次浮点运算。                                           

 （唐川）